'%3E%3Cg id='Hero-image-Desktop' transform='translate(150.000000, 539.000000)'%3E%3Crect id='Mask' fill='%23F5F5F5' x='0' y='0' width='852' height='334'%3E%3C/rect%3E%3Cg id='_Common/icon/image/--48px' transform='translate(414.000000, 155.000000)' filter='url(%23filter-1)'%3E%3Cg%3E%3Cpath d='M22.24,1.29674049e-13 C23.2120212,1.29674049e-13 24,0.78797884 24,1.76 L24,1.76 L24,22.24 C24,23.2120212 23.2120212,24 22.24,24 L22.24,24 L1.76,24 C0.78797884,24 -7.76267939e-13,23.2120212 -7.76267939e-13,22.24 L-7.76267939e-13,22.24 L-7.76267939e-13,1.76 C-7.76267939e-13,0.78797884 0.78797884,1.29674049e-13 1.76,1.29674049e-13 L1.76,1.29674049e-13 Z M22.755,19.445 L20.5833595,19.4470352 C20.5498111,19.4497574 20.5163744,19.449709 20.4833479,19.4470256 L6.37389643,19.4457507 C6.33516605,19.4497088 6.29596684,19.4500557 6.25683085,19.4466584 L1.244,19.445 L1.24444444,22.24 C1.24444444,22.4930964 1.42682239,22.7035962 1.66732824,22.7472493 L1.76,22.7555556 L22.24,22.7555556 C22.5247335,22.7555556 22.7555556,22.5247335 22.7555556,22.24 L22.7555556,22.24 L22.755,19.445 Z M22.24,1.24444444 L1.76,1.24444444 C1.47526653,1.24444444 1.24444444,1.47526653 1.24444444,1.76 L1.24444444,1.76 L1.244,18.201 L5.96,18.201 L8.77887575,13.5051016 C8.97727569,13.1741023 9.32374055,12.9597338 9.70849266,12.9299191 C10.0451507,12.9038312 10.3746131,13.0218714 10.6171919,13.2503935 L10.7156025,13.3549977 L12.5127111,15.51232 L15.9863575,10.302613 C16.1842164,10.0051064 16.5019182,9.81614769 16.8483029,9.77816791 L16.9793637,9.7710855 L17.1120451,9.7786546 C17.5114523,9.82383641 17.8579057,10.0666924 18.0388641,10.4206138 L18.0928997,10.5425823 L20.962,18.201 L22.755,18.201 L22.7555556,1.76 C22.7555556,1.50690358 22.5731776,1.29640381 22.3326718,1.25275073 L22.24,1.24444444 Z M16.96384,11.07712 L13.0866244,16.8962349 C12.8751423,17.2134886 12.4384041,17.2623159 12.1619897,17.0221187 L12.0908686,16.9494289 L9.80679111,14.2091378 L7.411,18.201 L19.634,18.201 L16.96384,11.07712 Z M8.01777778,4.54769778 C9.3039876,4.54769778 10.3466667,5.59037685 10.3466667,6.87658667 C10.3466667,8.16279648 9.3039876,9.20547556 8.01777778,9.20547556 C6.73156796,9.20547556 5.68888889,8.16279648 5.68888889,6.87658667 C5.68888889,5.59037685 6.73156796,4.54769778 8.01777778,4.54769778 Z M8.01777778,5.79214222 C7.41885565,5.79214222 6.93333333,6.27766454 6.93333333,6.87658667 C6.93333333,7.4755088 7.41885565,7.96103111 8.01777778,7.96103111 C8.61669991,7.96103111 9.10222222,7.4755088 9.10222222,6.87658667 C9.10222222,6.27766454 8.61669991,5.79214222 8.01777778,5.79214222 Z' id='image' fill='%23566578'%3E%3C/path%3E%3C/g%3E%3C/g%3E%3C/g%3E%3C/g%3E%3C/g%3E%3C/svg%3E%0A)
Digitale Transformation. Nachhaltigkeit. Friedenssicherung. Spannende Aufgaben, an denen auch wir bei Diehl in unseren fünf Teilkonzernen Metall, Controls, Defence, Aviation und Metering und unsere über 16.000 Mitarbeiterinnen und Mitarbeiter mit Hochdruck arbeiten. Entdecken Sie faszinierende Technologien und bewerben Sie sich. In einem von Vertrauen und Mut geprägten Familienunternehmen, das beständig und stabil ist – aus Tradition.
Für unseren Standort Diehl Defence GmbH & Co. KG in Röthenbach suchen wir einen:
Entwicklungsingenieur (m/w/d) FPGA-Design
Das sind Ihre Aufgaben:
- Sie entwickeln FPGA-Firmware für hochintegrierte System-on-Chip-Designs und konzipieren High-Speed-Interface-Lösungen für die Anbindung von Transceiver-Bausteinen an FPGAs oder Systems on Chip, z. B. mittels JESD204B oder seriellem LVDS.
- Auch die Anbindung externer Peripherie – vom Konzept über die Implementierung bis zu Inbetriebnahme und Test im Labor – gehört zu Ihren Aufgaben.
- Dazu integrieren Sie unter anderem RTL-Komponenten von anderen Teamkollegen in das Gesamtdesign, z. B. spezifische IP-Cores oder Algorithmen.
- Im Team simulieren und testen Sie das Gesamtdesign; dabei sind Sie auch im Hinblick auf Software gefordert.
- Als interner Ansprechpartner (m/w/d) unterstützen Sie bei der Erstellung von Schaltplänen in Bezug auf die Anbindung des FPGA sowie entsprechender Peripheriebausteine.
Das bringen Sie mit:
- Ein abgeschlossenes Masterstudium (oder Promotion) in der Fachrichtung Elektrotechnik, Nachrichtentechnik oder Technische Informatik bildet die ideale Voraussetzung für diese Position.
- Sie haben fundierte Berufserfahrung in der Entwicklung von FPGA-Firmware und FPGA-Architekturen sowie Kenntnisse im Bereich der digitalen Signalverarbeitung.
- Bestenfalls haben Sie auch bereits Erfahrung hinsichtlich der Verwendung von High-Speed Interfaces in FPGAs, z. B. JESD204B oder serielles LVDS.
- Überzeugen können Sie uns durch Ihren bewährten Umgang mit verschiedenen Tools wie GNU / Linux, GNU-Entwicklungswerkzeug, AMD Vivado / Vitis, Siemens Questa, C/C ++ oder VHDL.
- Ein hohes Maß an Eigenverantwortung und eine selbstständige Arbeitsweise runden Ihr Profil ab.
Das sind Ihre möglichen Vorteile:
- Berufliche & persönliche Weiterentwicklung
- Tarifliche Vergütung
- Flexible Arbeitszeiten
- Mitarbeiterevents
Hinweis: Bewerbungen schwerbehinderter Menschen werden bei gleicher Eignung bevorzugt behandelt. Bei Interesse geben Sie bitte dazu – auf freiwilliger Basis – Ihren SB-Status bei Ihrer Bewerbung an.
Mach bei Diehl, was dir wichtig ist.
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